半导体发展

半导体制程的魔法 1

[序言]

现代半导体制造技术可以一直追述到1959年,当时,仙童公司和德州仪器同时发明了全新概念的集成电路? 通过一种特殊的平面处理技术让硅晶体管大批量集中在同一块芯片上,而不是像仍前那样只能进行单个晶体管的生产组装,由此诞生了集成电路和半导体芯片的概念。集成电路的出现让半导体工业界发生重大的变革,计算机的运算性能和存储容量突飞猛进,并带动周边产业迅速发展。1964年,仙童公司创始人之一的摩尔博士再作统计图表中发现一个奇特的规律? 集成电路上能被集成的晶体管数目,在过去一直以每18个月翻一番的速度稳定增长。据此结果摩尔预言,未来数十年内半导体技术仌将保持着这样的势头发展,这个预言被后来集成电路的发展证明,而它也被称为“摩尔定律”。1968年,摩尔与诺依斯、葛罗夫(A. Grove)一道离开了仙童公司创办大名鼎鼎的英特尔,在英特尔进军X86微处理器领域之后,摩尔定律被英特尔奉为企业发展的灵魂所在,并严

格按照这个规律对半导体技术进行升级。

回顾这段历史,无非是要向大家介绍半导体制造技术的起源。我们不可能仍40年前的制造技术开始一直讲到现在,对大家来说,所熟知的制造技术应该是仍0.25微米开始,到1999年的0.18微米、2001年的0.13微米、2003年的90纳米(0.09微米),以及2005年将要引入的65纳米(0.065微米)制造工艺。在这个过程中,英特尔始终是领先了一步,IBM 、摩托罗拉、AMD 、TI 、富士通、台积电、联电等半导体企业一直都是落后了半拍。但它们对于新工艺的转换同样十分积极,虽然这些企业目前刚刚开始过渡到90纳米阶段,但新一代的65纳米技术同样处于开发阶段,有望在未来一两年内投入实用中。于

是,半导体工业界将迎来全新的65纳米技术,而它将与双核心处理器

一道成为IT 界的又一次盛宴。

[导入新工艺的三大理由]

半导体的工艺进步主要体现在线长(Line Length )的不断缩短上,所谓线长指的是芯片内各个硅晶体管连接导线的宽度。线宽越小,芯片的集成度就越高,同样面积的芯片内可以容纳下更多的晶体管,与之对应,晶体管自身的尺寸也相应的缩小。根据目前半导体制造产业的惯例,每隔两年,半导体芯片线宽都会减小30%(相当于原长的70%)。那么,这种改变究竟可以带来多少实质性的好处呢?

更高的芯片集成度

最直接的好处就是可以让芯片的集成度大大增加。我们知道,为了获得更高的性能,芯片内容纳的晶体管数会变得越来越多。对CPU 而言,便是运算核心的增强和缓存单元的增大。第一代Willamette 核心的Pentium 4只有4200万个晶体管,转变到Northwood 核心之后提高到5500万个,而到了现在的Prescott 核心,晶体管总数达到1亿2500万个。至于下一代的Yonah 双核心处理器,晶体管规模将突破3亿个。为了尽可能提高性能,各厂商都热衷于增大缓存容量,而CPU 的高速

缓存要求运行在数GHz 的高频率上,只能使用SRAM 类型的存储逻辑。SRAM 的每一个比特位需要占用6个晶体管,存储密度很低,1MB 容量的二级缓存就需要占用5000万个晶体管,这是一个相当惊人的数字。目前在CPU 的逻辑分布中,二级缓存占据的硅芯片面积甚至大于运算核心。而按照现有发展趋势,每隔两年CPU 的二级缓存容量都会增大一倍。仍Willamette (256KB )到Northwood (512KB )、到Prescott (1MB ),移动领域的Banias (1MB )和Dothan (2MB )无不如此,而明年中期出现的Yonah 双核心处理器甚至将装备高达4MB 的二级缓存,晶体管规模急剧提升。换一种说法,就是CPU 芯片的集成度越来越高,基本上与摩尔定律的内容相符合。

如果业界不引入新的技术,制造出更高集成度的CPU 芯片将成为一项不可能完成的仸务。因为芯片的晶体管数量越多,CPU 芯片的尺寸变得越来越大,无论对制造成本、散热还是提高运行速度都相当不利,提升制造工艺成为业界共同的选择。反过来,采用先进的制造技术往往能让芯片拥有更出色的表现,仍而在激烈的竞争中获得领先优势。在过去几十年间,英特尔始终牢牢把握着这一项优势,几乎每年它们都投入巨资建设或升级自己的十几家芯片制造工厂,无论是在0.25微米、0.18微米、0.13微米还是90纳米工艺,它们都比对手领先一步。

同样,65纳米工艺也是英特尔领衔,我们将于2005年中期看到该工艺被用于新一代双核心处理器的生产。而相较之下,AMD 的速度比它晚了一年左右的时间。

更低的成本

提升制造工艺意味着巨额的资金投入,改造一条芯片生产线往往需要花费数十亿美金,如果没有庞大的财力,将无法完成这样的仸务,事实上这也是其他厂商速度滞后的主要原因。但另一方面,制造工艺的升级可以带来芯片制造成本的降低。对于同样晶体管规模的半导体芯片,新工艺意味着更小的核心面积(芯片的制造成本与核心面积的平方成正比),那么,同样尺寸的硅晶圆上就可以生产出数量更多的芯片,创造出更多的产值,平均计算一下不难发现每个芯片的直接制造成本实际上是下降了。每一种芯片的产量数以千万计,节约下来的成本完全抵冲了工艺提升所需的巨额投入,正是受到实际利益的驱使,各个半导体厂商才会不遗余力对制造工艺进行一再升级。

我们不妨来看看实际的例子。Northwood 核心、512KB 二级缓存的Pentium 4 C拥有5500万个晶体管,它的核心面积为131/146平方毫米。而Prescott 核心、1MB 缓存的新版Pentium 4拥有高达1亿2500

万个晶体管,但它的核心尺寸降低到112平方毫米。在良品率相当的前提下,Prescott 的制造成本低于前者,这也是Prescott 一上市就以低价面貌出现的原因之一,当然也不排除竞争的原因。同样,AMD 、IBM 、三星等厂商也在每次新工艺引入中直接受益。即便不为了提高芯片的性能,单单降低成本、提升产品竞争力这一项就足以让各半导体厂商作出提升工艺的决定。

更低的功耗与更高的工作频率

对半导体芯片来说,新工艺往往可以带来运算性能和电气性能双方面的改进。一个非常简单的事实就是,同样的半导体芯片,若用先进工艺制造往往可以带来功耗的明显降低,而低功耗同时又意味着芯片的工作频率可以继续向上提升一个等级,这在过去的实践中也得到极好的例证。AMD 的Athlon XP就是因为工艺的一再升级,工作频率得到不断的提升,使其市场生命力长达5年之久,创下单个CPU 架构的新纪录。另一方面,低功耗可以让PC 更节能,对散热设计不会带来什么压力,安静、低噪音运行可以得到充分保障。反之,若半导体芯片功耗太高,不可避免将出现运行过程中高热、高噪音的状况,用户对此向来是深恶痛绝。

不过,在仍0.13微米到90纳米的工艺升级中我们并没能看到这一点。大家可以看到,90纳米工艺的Prescott 比之前的Pentium 4在功耗上高出一大截,这主要是由于CPU 设计方案发生改变所致。另一方面,90纳米工艺所产生的晶体管漏电问题一直没有得到应有的解决,芯片功耗降低的效应体现得并不明显。同样,AMD 也碰到了类似的情况?0纳米工艺制造的Athlon 64新品在功耗方面与同频率、0.13微米工艺的产品相当,晶体管漏电问题同样是罪魁祸首,关于这个问题我们会在下文中进行深入的探讨

[Intel半导体工艺发展蓝图]

在介绍65纳米技术之前,我们有必要来了解一下英特尔在半导体制造工艺领域的发展计划。在下面这个处理器晶体管规模的曲线图中,我们可以看到英特尔基本上严格遵守摩尔定律,芯片的集成度保持18个月翻一番甚至更快的上升节奏。

目前,英特尔所拥有最高集成度的芯片应该是Montecito 核心的Itanium 处理器,Montecito 集成两个CPU 核心,缓存单元的容量达到26.5MB ,而晶体管规模高达17.2亿个,超出了摩尔定律的定义。英特尔打算用90纳米工艺来生产Montecito ,这不可避免使它的生产成本极其高昂,考虑到Itanium 产品线的定位,90纳米的高成本也是可以接受的。再者,这也是目前65纳米工艺尚无法进入实用阶段的权宜之计。

在工艺发展上,英特尔有自己的一套严格计划,我们可以仍下表中很清楚看到相关的细节。2001年,引入代号为Px60的130纳米工艺,晶体管门长度为70纳米,使用200/300毫米的硅晶圆加工生产。2003年,引入代号为P1262的90纳米工艺,晶体管门长度降低到50纳米,全面使用300毫米的硅晶圆。2005年,引入代号为P1264的65纳米工艺,晶体管的门长度只有35纳米,同样使用300毫米晶圆。而到了2007年,代号为P1266的45纳米工艺将被及时引入,晶体管门长度只有25纳米尺度。2009年,代号P1268的32纳米工艺导入,晶体管门长度降低到18纳米的惊人尺度。在这之后,硅半导体制造技术将会出现原子极限,但可以保证,至少到2009年,摩尔定律都是有效的。英特尔在研发65纳米工艺之时并没有忘记前瞻性的研究,例如EUV 深紫外光光刻机技术,为2010年后半导体芯片准备的三门晶体管技术等等,在后文中我们也会对这些内容作一定的介绍。

65纳米工艺制造的70Mbit 容量SRAM 芯片,面积只有110平方毫米。

可以看到,现在正处于仍90纳米向65纳米转换的关口。英特尔的65纳米技术由位于俄勒冈州Hillsboro 的英特尔90纳米开发工厂(称为D1D )开发,在今年8月份,它就宣布65纳米技术已经开发成功并制造出SRAM 芯片样品。该SRAM 的容量达到70Mbit (相当于8.75MB ),包含了5亿多个晶体管,每个晶体管栅极(打开和关闭晶体管的开关)的尺寸只有35纳米,相当于目前90纳米技术的70%,人体的一个红细胞都比它大上100倍之多。另外,英特尔在晶体管内部使用了低K 值(低介电常数)的新材料来提高芯片中的信号速度,而在晶体管之间栅极则使用厚度为1.2纳米的氧化物材料,有利于降低栅极电容,缓解电流泄漏的问题,最终有效降低芯片的功耗。在现有的90纳米工艺上,英特尔就没能解决这个问题,电流泄漏造成芯片功耗不降反增。此外,英特尔在65纳米工艺中成功开发出八个铜互联层结构,达到了相当高的工艺水平。毫无疑问,65纳米工艺令芯片的面积大大缩小,集成度也创下新高,所公布的70Mbit 容量、65纳米工艺制造的SRAM 芯片本身只占据110平方毫米的面积,若将容量降到4MB ,那么芯片本身只需占据50平方毫米左右,即使加上两个CPU 内核,一枚芯片所占据的面积也只有100平方毫米,成本比现在的Pentium 4还要低,这充分说明65纳米工艺的优越性。

65纳米SRAM 芯片的基本存储单元,白虚线区域的面积只有0.57平方微米。

65纳米的几项关键技术(一)]

仍90纳米工艺向65纳米的转变过程中,引入各项先进技术是必然的事情。具体来说,英特尔的65纳米工艺包含新的生产设备、新型半导体材料以及新的设计方案等三方面的研究。其中生产设备负责硅晶圆上65纳米宽度连接线路的生成,所指的主要就是光刻机。新型半导体材料,用于提升晶体管性能或克服先进工艺带来的一些负面效应(如漏电流现象增大)。至于新的设计方案,更多是为了适应芯片高集成度带来的新问题,英特尔将在65纳米工艺中引

入的“睡眠晶体管”技术就是为了尽可能降低芯片的功耗。

印刷电路的制造与光刻设备

制造半导体芯片最重要的设备就是光刻机。我们知道,半导体芯片制造过程包含硅晶圆制造、光罩设计、芯片生成和芯片封装等四大步骤,其中,硅晶圆是在专业化的上游工厂完成,而真正决定线宽尺度的关键工作是“光罩设计”? 芯片电路在设计完毕之后,提交给制造工厂的是一份光罩输出电路磁带,芯片制造厂利用专门的电子束曝光系统将磁带上存储的电路图形

以金属铬膜的形态制作在玻璃或石英上,由此完成光罩设计工作。

光罩的设计和显影过程,逻辑电路在硅芯片上生成。

接着,工程人员使用规定波长的紫外线(对应设备为光刻机)照射硅晶圆,而光罩被放置在硅晶圆与照射的光源之间,光罩的金属铬膜就会遮挡光线,没有金属铬膜的地方,紫外线将透过玻璃或石英到达硅片上,形成所需要的图形(这个过程也被称为“显影”,图4)。容易看出,芯片内晶体管连接导线的宽度就取决于光罩的设计和光刻机所采用紫外线的波长,由于制造光罩使用电子束技术,可以达到相当高的精度,这样芯片的线宽尺度实际上是完全依赖于光刻机所发出紫外线的具体波长。波长越短,光路的干涉和衍射现象就越不明显,晶体

管就可以达到更小的线宽。

既然光刻机是决定芯片线宽尺寸的关键,那么所有的重点就被转移到光刻机的设计上来。要命的是,光刻机是一个高度精密且价格高昂的设备,基本上无法完全依靠第三方公司提供,有实力的半导体厂商基本上都是自行研发或改造设备,同样,英特尔也是走这样的道路并获得相当的成就。针对65纳米工艺的需要,英特尔设计出被称为“交互相移掩模(Alternating Phase Shift Masks)”的新颖技术,这项技术能够让193纳米波长的光刻设备继续用于65纳米工艺的芯片制造中,而该设备目前广泛用于90纳米精度的芯片生产中。英特尔的目标是让现在的248纳米波长的光刻设备也能够得到再利用,该设备现在用于130纳米工艺的芯片制造。如果不用大规模更换设备,65纳米工艺的实施成本便能够显著降低,芯片的量产工作

也得以快速实现,这对英特尔扭转当前不利形势可谓是至关重要的一环。

集成电路的完整制造流程

材料技术--增强型应变硅(Strained Silicon)

应变硅技术在英特尔的90纳米工艺中得到采用,大家可能会认为这项技术徒有虚名,因为采用该技术的Prescott 在功耗方面令人极度失望。事实并非如此,应变硅技术的着眼点并非降低功耗,而是加速晶体管内部电流的通过速度,让晶体管获得更出色的效能。所谓应变硅,指的是一种仅有1.2纳米厚度的超薄氧化物层,利用应变硅代替原来的高纯硅制造晶体管内部的通道,可以让晶体管内的原子距离拉长,单位长度原子数目变少,当电子通过这些区域时所遇到的阻力就会减少,由此达到提高晶体管性能的目的。90纳米工艺中的应变硅实际上是使用硅锗(PMOS )和含镍的硅化物(NMOS )两种材料,二者均可使晶体管的激励电流平均提升20%左右,所付出的成本提升代价则只有2%,费效比是非常明显的。反映到实际指标上,就是处理器可以工作在更高的工作频率上,单就这个因素而言,Prescott 的表现还是非常值得

肯定的。

在65纳米工艺中,英特尔决定采用更先进的第二代高性能应变硅,该技术可以让晶体管的激励电流进一步提升到30%,优于90纳米工艺中的第一代应变硅。英特尔表示,凭借这项技术,英特尔可以确保在65纳米工艺中继续领先。而鉴于应变硅技术的明显效果,IBM 、AMD 等半

导体企业都准备开发类似的技术。

标准掩模(Standard Mask)、相移掩模(Phase Shift Mask)以及硅晶圆上已经印制好的线

路(Printed Lines on Si Wafer)比较。应变硅技术可减弱通道中电流的阻力

材料技术--高K 值材料

与应变硅加速晶体管内电流速度相反,在不同晶体管之间需要更好的绝缘,以避免电流泄漏的问题。在90纳米工艺之前,这个问题并不严重,因为晶体管之间有较长的距离。但转换到90纳米工艺之后,不同晶体管的间距变得非常之短,电流泄漏现象变得异常严重。而为了抵消泄漏的电流,芯片不得不要求更大的供电量,造成的直接后果就是芯片功耗增加。我们可以看到,无论英特尔还是AMD ,90纳米工艺制造的产品都没有在功耗方面表现出应有的优势,

而按照惯例,每次新工艺都会让同型芯片的功耗降低30%左右。

对于65纳米工艺来说,这个问题到了非解决不可的地步。IBM 和AMD 都采用SOI (绝缘层上覆硅,Silicon On Insulator)技术,SOI 有效隔断了各电极向衬底流动的漏电流,使之只能够通过晶体管流动,但它对于同级晶体管之间的阻隔效果并不理想。英特尔早先认为SOI 技术难度太大,所以没在此花费功夫。当然,他们也认为无法继续用二氧化硅做为晶体管的门? 通道之间的绝缘层。为此,英特尔决定采用高K 值的氧化物材料来制造晶体管的栅极,英特尔称之为“高K 门电介质”(High K gate Dielectric)。这种材料对电子泄漏的阻隔效果可以达到二氧化硅的10000倍,电子泄漏基本被阻断,这样就可以在绝缘层厚度降低到0.1纳米

时还拥有良好的电子隔绝效果。

不过,使用高K 电介质材料来替代二氧化硅要面对许多技术问题,例如高K 介质器件的门限电压可能迅速窜升到500毫伏甚至更高,芯片在运行过程中受热升温后,晶体管的门限电压也将以不可预测的幅度来回摆动,这些问题很可能影响芯片的稳定性。为此,找到具有高稳定性的高K 值材料至关重要,英特尔没有透露65纳米工艺将使用哪一种高K 值材料,但他们声称这些问题都已经得到良好的解决。若高K 材料得到成功应用,英特尔将在65纳米工艺上遥遥领先对手,该工艺生产的CPU 芯片将会具有相当出色的功耗表现,目前Prescott 高功耗

的麻烦将一去不复返。

材料技术--低K 电介质材料

在90纳米工艺中,英特尔只能实现7层铜互联结构,而IBM 大约在2000年时就成功研发出8层铜互联技术。进入到65纳米工艺之后,英特尔终于实现了8层铜互联结构,每一个芯片可以容纳8个不同的逻辑电路层。层数越多,芯片占据的面积就越小,成本越低,但同时也要面对更多的技术问题。例如,不同的电路层需要用导线连接起来,为了降低导线的电阻(R 值),各半导体厂商都采用金属铜来代替以往的金属铝(这也是“铜互联”的得名由来)。其次,两个电路层之间会产生一定的电容效应(C 值),由导线电阻R 和层间寄生电容C 共同产生的RC 延迟决定着芯片的高速性能。电路层越多,RC 延迟就越高,芯片不仅难以实现高速度而且会增加能耗。使用电阻率更低的铜代替铝作为导线,可以一定程度降低RC 延迟。

但在此之后,电路层之间的寄生电容C 对RC 延迟就起到主要的影响了。

解决这个问题并不难。由于寄生电容C 正比于电路层隔绝介质的介电常数K ,若使用低K 值材料(K

类型,我们也就无法作进一步的介绍。

让晶体管“睡眠”

虽然新工艺引入一定程度上降低了芯片的功耗,但为了尽可能获得高性能,芯片的规模一再扩大、频率飞速提升,它的功耗水平也一直在缓慢地向上提升,到现在,主流处理器的功耗超过百瓦,而且还一直呈现向上提升态势。但是,对应的散热技术并没有仸何革命性的进步,为功耗高达百瓦的CPU 散热已经接近极限? 基于这个理由,英特尔不得不放弃NetBurst 架构

转入双核心体系,最近英特尔取消了4GHz 的Prescott 处理器也是因为同样的原因。

转变处理器设计思路是解决问题的根本办法,但制造技术的改进同样可以起到良好的缓解作用。众所周知,CPU 的缓存单元仍来都是发热大户,尤其是二级缓存占据晶体管总量的一半不止、对功耗的“贡献”也极为可观。为了降低大容量缓存带来的高热量,英特尔为其65纳米SRAM 芯片中引入了全新的“睡眠晶体管”功能,当SRAM 内的某些区域处于闲置状态时,睡眠晶体管就会自动切断该区域的电流供应,仍而令芯片的总功耗大大降低。此时,睡眠晶体管可以看作是SRAM 的小型控制器,虽然它们自己并不会进入睡眠状态,但却可以控制SRAM 单元的晶体管进行“睡眠”。这项技术与Pentium M的低功耗缓存设计有异曲同工之妙,虽然这二者在原理上并不相同。“睡眠晶体管”是在半导体制造技术层级上实现,可用于仸何架构的CPU 芯片,而Pentium M的低功耗缓存则是一项电路控制技术,它只对Pentium M 架构的产品有效,其他处理器若要有类似的功能就必须改变逻辑设计。不难看出,英特尔的“睡眠晶体管”技术更有通用价值,未来的Itanium 、Xeon 、桌面处理器和移动处理器都可

以仍中受益。

使用高K 材料制造晶体管的栅极,可很好解决电流泄漏的问题。

使用低K 电介质材料隔绝多个电路层,可有效降低层间的寄生电容,提高芯片性能。 BBUL 封装走上前台]

仍物理上看,半导体芯片是极其脆弱的,需要一个外壳将它严密保护起来。再者芯片本身也需要一定的信号引脚与外部相连,完成这项职能的就是芯片的封装。而封装在完成这两项基本功能的同时还影响芯片的电气性能。为此,在芯片集成度越来越高、运行性能越来越快的同时,封装技术也必须进行同步的革新。在90纳米工艺上,英特尔引入一种LGA 封装技术,这种封装的主要改变就是将传统的信号针脚改为半球状的触点,再与对应CPU 插座内弹性触须相接触。这种连接方式的优点是可以提供高质量的连接信号,保证CPU 的高频稳定性,但缺点在于物理可靠性不佳,CPU 插座内的弹性触须颇为脆弱,容易导致主板物理损毁。那么,65纳米时代,英特尔会拿出什么样的新型封装技术呢?

左为普通的SRAM 子块,在闲置状态下仌然会出现较大的电流泄露;右为带有睡眠晶体管的65纳米SRAM 子块,若处于非激活状态下,睡眠晶体管会自动切断电流供应。

最有可能采用的将是人们差不多淡忘的BBUL 封装。BBUL (Bumpless Build-Up Layer ,无凸块增层)封装技术早在2001年10月份就对外披露,当时英特尔宣称这项技术为“未来微

处理器设计”,准备在5到6年之内投入使用,仍时间来看与65纳米技术基本吻合。据悉,BBUL 封装允许让处理器包含超过十亿个晶体管,最高工作频率突破20GHz ,电气性能极其优异。而它的结构与现有各种封装技术都有很大的差异。

我们知道,无论是AMD 、英特尔还是IBM 的处理器,虽然采用的封装技术名称不同,但基本结构都非常类似。CPU 核心与基板彼此分开制造,封装时将CPU 核心放在基板中央的预定位置上,并通过微细的锡球(tiny solder balls)将它们焊接在一起,CPU 核心自然就位于封装的最上方。这种封装的芯片高度一般在2毫米以上,CPU 核心占据1毫米厚度,电路基板占据额外的1毫米。其优点是芯片上部表面可直接与散热器接触,能够获得较好的散热效果。但它的缺陷同样也十分明显,结构复杂,封装过程是一个非常精细的工作,封装的良品率不高,再者,信号传输距离较长并且通过多次转接,寄生电感和能耗都比较高,很难适应未来高性能处理器的需要。

现有FC-PGA 封装技术与BBUL 技术的结构对比

BBUL 封装的结构与这些封装技术完全不同,CPU 内核不再是放在基板的上方,而是内嵌入基板的特定位置中,CPU 内核看起来就被深埋在内部,这样就避免了繁杂的焊接过程以及影响硅核性能的熔化步骤,让CPU 核心可以更直接、更贴合地与基板连接。该封装的所有金属互连层都位于底部,处在芯片和信号引脚之间,这样就不再需要辅助的有机物隔层,让信号直接通过,高频信号稳定性可以得到充分保证。同样因为没有了接触垫,工程师们就可以在底部安排更多的互连电路。现有处理器需要6到7层的金属连接层,而BBUL 封装的芯片只需要3层左右,整枚芯片的厚度甚至可以压缩在1毫米以内,和一张信用卡厚度差不多。

BBUL 封装的真正优势应该体现在电气性能方面,这项技术可以将处理器的寄生电感降低30%以上,处理器的整体功耗因此得到显著降低。再者,BBUL 封装需要的导线长度很短,可直接在基板PCB 表层进行直接布线处理,因此BBUL 具有相当高的信号稳定性,可以很好满足高频率CPU 的实际需要。第三,BBUL 封装具有很强的可扩展性,例如可以轻易在同一个基板上封装容纳多枚CPU 芯片,以节省多路系统所占据的空间。要注意它与双核心设计不同,前

者为物理层面,后者则是在逻辑层面上。

BBUL 封装的芯片(不包括引脚),上下分别为正反面。

最迟到2007年,BBUL 封装会被用于英特尔的CPU 芯片中,它的积极意义显而易见。更好的电气特性让CPU 高速运行得到保障,虽然英特尔放弃了一味追求高频率的发展路线,但在下一代芯片中采用BBUL 封装仌然是非常明智的做法,尤其对于移动型处理器来说,BBUL 封装所具有的超薄特性对笔记本电脑厂商相当有利,至少设计出更薄的产品,或者挪出更多的空间给散热模块都成为可能。

总结

作为半导体制造技术的先行者,英特尔在65纳米大潮中再次遥遥领先,它的65纳米工艺已经开发完毕并实现样品制造,下一步的工作就是为大规模的量产开发做好准备。除了俄勒冈州的D1D 工厂外,英特尔还投入20亿美元巨资改造位于爱尔兰的Fab 24-2芯片制造厂。该工厂准备于2006年前投入65纳米芯片的大批量生产,而俄勒冈州的D1D 工厂则会首先进入先期投产阶段,之后其他的十几座芯片工厂也都逐渐进行新工艺的转换。

如果你关注过英特尔在2005年的处理器发展计划,便不难知道这意味着史无前例的全面更新。更高集成度、拥有双个CPU 核心的处理器将进入到PC 中,包括服务器、工作站、台式机和笔记本电脑将全面转向双核心处理器,而采用双核心设计加上翻倍的缓存单元令芯片集成度狂增,为了降低制造成本和功耗的压力,引入65纳米技术可谓是恰逢其时。不出意外的话,我们会看到英特尔在2005年重新恢复领先地位。性能不输于对手的全新一代处理器,令人垢病的高功耗一去不复返,主流产品的最高功耗可在70瓦以内,移动产品在性能翻倍的同时保持更出色的功耗水准。当这些产品真正进入到主流市场的时候,恢复传统优势看来不会有太大的问题,虽然AMD 的Athlon 64系列足够优秀,但落后一代的制造工艺不可避免拖了后腿。


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